ARCHITECTURE SERVEUR CXL, une interconnexion révolutionnaire L’interconnexion Compute Express Link promet un meilleur partage de la mémoire entre les composants dans les serveurs. L’objectif est de répondre aux applications toujours plus gourmandes en ressources dans les centres de données. En 2019, Intel a initié la norme Compute Express Link (CXL), aujourd’hui gérée par le consortium CXL (voir encadré). CXL, c’est un protocole d’interconnexion cohérent avec le cache pour les processeurs, les extensions de mémoire, les accélérateurs et autres périphériques d’entrées/sorties dont le but est de gérer plus efficacement les charges de travail (workloads) dans les data centers. En effet, pour répondre à des applications très gourmandes en ressources, telles celles liées à l’intelligence artificielle En août 2022, c’est la version 3.0 de CXL ou celles qui analysent massivement des qui a été introduite. Basée sur la données non structurées, il est nécessaire technologie PCIe 6.0, elle apporte, sans d’apporter bien plus de flexibilité, pour latence supplémentaire, deux fois plus plus d’efficacité, aux serveurs, notamment de bande passante (à 64 gigatransferts dans la transmission des données entre par seconde [GT/s]) que les deux versions la mémoire et les processeurs et autres précédentes (à 32 GT/s), la prise en charge accélérateurs (DPU, NPU…). Dans ce cas, de la commutation à plusieurs niveaux la cohérence de la mémoire ouvre la voie de type Fabric et des améliorations de à de meilleures performances grâce cohérence pour le partage de mémoire. au partage des ressources, à une moindre En effet, le partage de la mémoire permet complexité de la pile logicielle et à une à une région donnée de la mémoire d’être réduction du coût global du système. accessible simultanément par plusieurs Ce protocole ouvert, qui fonctionne sur hôtes tout en garantissant que chaque hôte la couche physique du bus PCIe 5.0, voie ses données à jour sans nécessiter est d’ailleurs déjà supporté (en version 1.1 un programme dédiée. Cela permet pour l’heure) par les processeurs de concevoir des clusters pour résoudre Intel Xeon Scalable Sapphire Rapids des problèmes importants grâce à des et AMD Epyc Genoa. En novembre 2020, constructions de mémoire partagée. Chez la technologie CXL est passée en version 2.0, Intel, le support de CXL 3.0 est prévu pour qui prend en charge la mise en commun 2025. À terme, tous les serveurs sous AMD de la mémoire, soit la capacité à traiter ou Intel embarqueront la technologie CXL. la mémoire attachée à CXL comme une ressource fongible qui peut être allouée et désallouée de manière flexible à Un consortium qui fait l’unanimité différents serveurs (c’est-à-dire des nœuds autour de CXL ou des hôtes) en fonction des besoins. Élaboré à l’origine par Intel, ce protocole est aujourd’hui soutenu par Ce meilleur usage de la mémoire aide un consortium qui regroupe entre autres les grands fondeurs, les grands notamment les opérateurs de centres fabricants de serveurs et les hyperscalers. À la fin de l’année dernière, de données à réduire le coût par bit ce consortium a même absorbé tous les actifs du consortium Gen-Z, de mémoire, car ce qu’ils dépensent un concurrent de CXL. Et, depuis août dernier, les spécifications et les uniquement en mémoire est très élevé. actifs d’Open Capi (Open Coherent Accelerator Processor Interface) Un autre avantage de cette désagrégation ainsi que ceux de Cache Coherent Interconnect for Accelerators (CCIX) de la mémoire, c’est la réduction de la perte ont été transférés vers le consortium CXL. Rappelons que Gen-Z des données lors d’un redémarrage ou (surtout initié par HPE) et Open Capi (soutenu notamment par IBM) sont d’une mise à jour d’un serveur. Chez Intel, des bus d’interconnexion tout comme l’est aussi NVLink de NVidia. le support de CXL 2.0 est prévu pour 2024. Guide de visite 41